2026-08-26

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公众号记得加星标⭐️，第一时间看推送不会错过。 在Hot Chips大会上，三星和SK海力士都同意，GPU、内存、晶圆代工和封装必须作为一个系统来设计。从那时起，它们的解决方案开始分道扬镳。 三星正将基础芯片转变为系统中的一个活跃部分。它计划将内存控制器从GPU上移到逻辑基础芯片上，从而释放GPU面积的5–10%，用于更多计算，并可能提升性能10–20%。选择性的AI操作也可以在基础芯片上运行，以减少数据移动。从长远来看，它正在推动zHBM技术，该技术直接堆叠GPU和DRAM，预计将DRAM功耗降低约70%，同时带宽增加一倍以上。 SK海力士则专注于更高堆叠并管理由此产生的热量和翘曲问题。它确认HBM4 12层堆叠已进入生产阶段，而16层版本已进入客户验证阶段。混合键合是通往20层及更高堆叠的路径，它允许使用更厚的芯片和更紧密的间距。其iHBM方法在堆叠最热区域内部添加了一个专用的热传导路径。这场竞争不再仅仅关乎带宽和容量。基础芯片架构和先进封装正成为决定性战场。 三星基于逻辑节点的定制基板芯片 在2026年Hot Chips演讲中，三星电子发布了zHBM，这是高带宽内存的终极进化形态。该概念摒弃了2.5D中介层，将DRAM垂直堆叠在GPU等计算芯片之上，形成真正的3D集成架构，目标是将DRAM功耗降低70%，带宽比HBM4E提升2.3倍。 三星制定了三阶段路线图，将基础芯片从被动的数据传输通道转变为主动的计算伙伴。第一阶段将内存控制器从xPU移至基础芯片，以回收硅片面积；第二阶段为基础芯片增加内存扩展和注意力计算能力；第三阶段最终实现zHBM。 接下来，我们来看一下三星的方案。 在演讲出事，他们提供了一些图表，展示了HBM5在规格方面的发展趋势。虽然一切都还没有定论，但看看右上角的图表也很有意思。 容量为 60GB、带宽为 6TB/s 的 HBM5 固态硬盘就很不错了。我们来算算具体数据。6 TB/s 的带宽，2048 条通道，意味着每个引脚的传输速率为 23.5 Gbps。我们目前最先进的速度是 16 Gbps，这是一个巨大的进步，而采用先进的逻辑节点很可能实现这一目标。如果每个芯片容量为 3 GB，总容量为 60 GB，那么堆叠高度将为 20 层。 在另一张幻灯片中，三星确认 HBM4E 的单引脚传输速率为 16 Gbps。我们之前对 HBM5 的计算结果也在下图中得到了验证。 三星的明显优势在于其拥有自主研发的逻辑芯片，而美光和SK海力士则需要与他人合作才能获得该芯片。三星在此强调了自身优势，并阐述了定制芯片的重要性。三星采用1C工艺制造内存，4nm工艺制造逻辑芯片，从而显著降低了芯片的功耗。下图暗讽了美光，后者在HBM4内存芯片中使用了DRAM工艺制造逻辑芯片。 更妙的是，如前文所述三星将产品路线图清晰地划分为三个阶段。我们将逐一介绍。 第一阶段：唾手可得的成果 当基片内存在逻辑节点时，HBM PHY 模块的物理面积会减小，能效也会提高。这意味着连接 HBM 和 XPU 的芯片间模块尺寸会更小。这有两个优点： 增加 XPU 中的面积以进行更多计算； 增加 HBM 基片的可用面积，以实现更高级的功能。 尺寸缩小带来的缺点是这些区域的热密度更高。有趣的是，他们提供了不同代 HBM 中 PHY 模块的实际尺寸。 三星还提到，他们不倾向于在D2D链路中使用UCIe，因为UCIe尺寸更大，且每比特能耗更高。他们表示，他们定制的PHY实现方案性能更佳。在向 HBM5 过渡时，他们展示了集成热路径块 (HPB)的概念，用于冷却 D2D PHY 区域。 另一个主要优势是内存控制器卸载，它可以从 XPU 转移到定制的基础芯片上。这释放了 XPU 芯片上的空间，这些空间可以用来驱动更多浮点运算处理器。 在基片上集成逻辑节点的新优势在于可以实现SRAM。如果DRAM堆栈中的某个单元损坏，该单元中的信息可以暂时存储在SRAM中，内存控制器会从SRAM中查找这些信息，而不是从损坏的DRAM单元中查找。可以将SRAM想象成一个备用笔记本，它就像一个临时记事本，用来保存那些无法存储在损坏DRAM单元中的数据。 第二阶段：RAS、测试、扩展、处理 使用逻辑节点作为基片意味着，如果晶体管尺寸较小，则用于许多此类功能的硅面积也会较小。节省下来的空间可用于多种用途，例如提高可修复性、可用性和可维护性 (RAS)、进行测试以及收集有关 HBM 内存堆栈健康状况/状态的遥测数据。鉴于 HBM 遥测数据是导致训练失败的第二大因素，因此 HBM 遥测数据将非常有用。 如果还有剩余的硅面积，那么就可以再建一个。内存扩展控制器用于在第一个HBM堆栈后面连接另一个HBM堆栈，或者插入DRAM芯片来扩展内存。 最后，既然逻辑晶体管可用，为什么不在基片上也集成一些计算功能